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基于FPGA的多分频设计与实现

来源:UCMS站群1组发布作者: 日期:2020-12-28 浏览: 977

0 引言

f=(910 ^ 111)/(9 ^ 1)=10.1

1 整数分频器的设计

1.1 偶数倍分频

任意整数带分数分频的基本原理是接受脉冲吞吐计数器和锁相环技术。首先设计两个分频比不同的整数分频器,然后通过控制两个分频比在单位时间内的差值,得到所需的小数分频值。如果你设计一个分频系数为10.1的分频器,你可以把分频器设计成9倍10分频和1倍11分频。总分频值为:

1.2 奇数倍分频

图2是占空比为11的3分频电路的示意图。图3是模拟波形。

实现三分频,占空比为1/3或2/3。

占空比为1/15的15分频设计的主要代码如下:

利用本文提出的方法,在对时钟要求严格的FPGA系统中,可以利用FPGA内嵌的锁相环资源实现分频。这种设计方法简单、方便、节省资源、可移植性强、便于系统升级,因此广泛应用于对时钟要求不太严格的系统,在未来的FPGA设计和发展中也有很大的应用空间。

实现奇数倍分频有两种方式,其中一种完全可以通过一个计数器实现。比如你除以三,可以通过时钟上升沿触发计数器被除。当计数器计数到相似的值时,可以翻转两次。例如,当计数器计数为1时,当计数器计数为2时,输出时钟将再次翻转。通过这种方式,两次翻转以相似的计数值保持在1和2。因此.

2 半整数分频器设计

通常,需要首先操作输入时钟,将频率除以5.基本的设计思路是:先以n为模计数,计数到n-1时将输出时钟分配为‘1’,计数回0时再分配为0,这样在计数值为n-1时输出时钟只有1,所以只要计数值n-1保持半个输入时钟周期,就可以实现分频为n 0.5的时钟。所以保持n-1半个时钟周期是这个设计的关键。可以发现,由于计数器是按时钟的上升沿计数的,所以当计数为n-1时可以翻转计数触发时钟,然后时钟的下降沿变成上升沿。也就是说,计数值为n-1期间的时钟下降沿导致上升沿,也就是说,计数值n-1仅持续半个时钟周期。由于时钟翻转的下降沿导致上升沿,计数值变为0。因此,每当分频为n 0.5的时钟出现时,触发时钟应翻转一次。图4示出了通用半整数分频器的电路示意图。

图5所示为分频系数为2.5的分频器电路,采用FPGA设计半整数分频器。它由模3计数器、异或门和D触发器组成。图6是模拟波形图。

3 任意整数带小数分频

偶数分频器实现简单,用计数器计数即可实现。如果保持n倍偶数分频,计数器可以由时钟触发进行分频计数。当计数器从0计数到N/2-1时,输出时钟被翻转,并且给计数器一个复位信号

以使下一个时钟从零开始计数。以此循环就可以实现任意的偶数分频。图1所示是占空比为1:1的36分频的仿真波形图。

分频器是FPGA设计中使用频率很是高的基本单元之一。只管现在在大部门设计中还广泛使用集成锁相环(如altera的PLLXilinx的DLL)来举行时钟的分频、倍频以及相移设计可是对于时钟要求不太严格的设计通过自主设计举行时钟分频的实现方法仍然很是盛行。首先这种方法可以节约锁相环资源再者这种方式只消耗不多的逻辑单元就可以到达对时钟操作的目的。

从这种实现方法的特点可以看出由于分频器的分频值不停改变分频后获得的信号发抖一般较大。当分频系数为N-0.5(N为整数)时可控制扣除脉冲的时间以使输出成为一个稳定的脉冲频率而不是一次N分频一次N-1分频。一般而言这种分频由于分频输出的时钟脉冲发抖很大故在设计中的使用已经很是少。可是这也是可以实现的。

4 竣事语

如果要实现占空比为50%的三分频时钟则可通过待分频时钟下降沿触发计数并以和上升沿同样的方法计数举行三分频然后对下降沿发生的三分频时钟和上升沿发生的时钟举行相或运算。即可获得占空比为50%的三分频时钟这是奇数分频的第三种方法。这种方法可以实现任意的奇数分频。如将其归类为一般的方法:对于实现占空比为50%的N倍奇数分频首先要举行上升沿触发以举行模N计数计数选定到某一个值再举行输出时钟翻转然后过(N-1)/2再次举行翻转就可获得一个占空比非50%的奇数n分频时钟。再同时举行下降沿触发的模N计数当其到达与上升沿触发输出时钟翻转选定值相同时再举行输出时钟翻转同样经由(N-1)/2时输出时钟再次翻转以生成占空比非50%的奇数n分频时钟。将这两个占空比非50%的n分频时钟相或运算就可以获得占空比为50%的奇数n分频时钟。

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